Verilog開発のための規約(自分専用)

(2116d) 更新

電気回路/HDL

概要

Xilinx ISE を使って FPGA 回路を Verilog で記述する時に、 暗黙のうちに私が自分に課している規約です。

もっと良い方法があったりするかもしれませんが、 1つの例として参考になれば。

ファイル配置

まだ書きかけです。

  • project_top
    • .gitignore
    • .git/ : ソースファイルは git で履歴管理する
    • <proj>.gise : ISE のプロジェクトファイル?
    • <proj>.ise : ISE のプロジェクトファイル?
    • <proj>.ucf :
    • <proj>_by_hand.ucf :
    • Makefile : pblaze ソースのアセンブルや、メモリ内容作成のための手順を記す
    • simulation.rake : 自動ユニットテスト用の rakefile
    • beh/ : 自動ユニットテスト用フォルダ
      • temp/ : 自動ユニットテストの一時ファイル置き場




  • <module>_test_beh.prj : ISim 用プロジェクトファイル
  • <module>_test.wcfg : ISim 用波形表示設定ファイル
  • bin/ : 自動テストや論理合成補助用のスクリプト置き場
  • bit/ : 論理合成結果を保存しておきます
    • <proj>_<version>.bit : 実機テスト用に古いバージョンをいくつも残してあります
  • ipcore_dir/ : Xilinx ISE で生成した IP コア
    • ddr2mi/ : Xilinx ISE で生成した IP コア(に手を加えたもの)
    • ddr2mi.xise : IP コア生成用設定ファイル
  • iseconfig/
    • filter.filter : メッセージフィルタ設定ファイル(最近は使っていない)
  • pblazasm/ : picoblaze 用アセンブラ
  • src/ : \
    • <top_module>.v
    • <include>.inc
    • <top_module>/





Counter: 2650 (from 2010/06/03), today: 4, yesterday: 0