Verilog開発のための規約(自分専用) のバックアップソース(No.1)

更新

[[電気回路/HDL]]

#contents

* 概要 [#b56a6e06]

Xilinx ISE を使って FPGA 回路を Verilog で記述する時に、
私が勝手にしたがっている規約です。

もっと良い方法があったりするかもしれませんが、
1つの例として参考になれば。

* ファイル配置 [#bcae899c]

まだ書きかけです。

- project_top
-- .gitignore
-- .git/ : ソースファイルは git で履歴管理する
-- <proj>.gise : ISE のプロジェクトファイル?
-- <proj>.ise : ISE のプロジェクトファイル?
-- <proj>.ucf : 
-- <proj>_by_hand.ucf : 
-- Makefile : pblaze ソースのアセンブルや、メモリ内容作成のための手順を記す
-- simulation.rake : 自動ユニットテスト用の rakefile
-- beh/ : 自動ユニットテスト用フォルダ
--- temp/ : 自動ユニットテストの一時ファイル置き場
---- <module>_test.exe : ユニットテストテストベンチ
---- <module>_test.log : テストベンチの実行結果
---- <module>_test.result : 実行結果のまとめ
---- simulation.log : 全ユニットテスト結果のまとめ
--- <module>_test_beh.prj : ISim 用プロジェクトファイル
--- <module>_test.wcfg : ISim 用波形表示設定ファイル
-- bin/ : 自動テストや論理合成補助用のスクリプト置き場
-- bit/ : 論理合成結果を保存しておきます
--- <proj>_<version>.bit : 実機テスト用に古いバージョンをいくつも残してあります
-- ipcore_dir/ : Xilinx ISE で生成した IP コア
--- ddr2mi/ : Xilinx ISE で生成した IP コア(に手を加えたもの)
--- ddr2mi.xise : IP コア生成用設定ファイル
-- iseconfig/
--- filter.filter : メッセージフィルタ設定ファイル(最近は使っていない)
-- pblazasm/ : picoblaze 用アセンブラ
-- src/ : \
--- <top_module>.v
--- <include>.inc
--- <top_module>/
---- test/
----- <top_module>_test<number>.v : テストベンチ
---- <top_module>.v : モジュールソース
---- <sub_module>.v


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