SystemC によるテストベンチ のバックアップソース(No.2)
更新[[公開メモ]] #contents * Verilator を使って SystemC でテストベンチを書く [#lb00ad13] SystemC は今日から勉強し始めたので、分からないことだらけです。 忘れそうなことをここにメモろうと思います。 まだこれからです。 * 情報源 [#d4a74196] * 気になっている点 [#n11e3ce6] ** verilog モジュールにパラメータを指定する [#h5c583fc] パラメータを含む verilog モジュールを verilator + SystemC で検証するのは難しそう? http://www.veripool.org/boards/2/topics/show/276-Verilator-Efficient-Usage-of-Verilog-Parameters この記事の 2010-04-14 の時点では、 - parameter を verilator から設定する方法は無い - 今後も実装する気はない との回答でした。 これは結構困ったことで、parameter を含む verilog モジュールをテストするには、 ラッパーとなる verilog モジュールをテストしたいパラメータの数だけ作り、 それらを verilate して SystemC とリンクすることになるのだと思います。
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