マイクロストリップライン のバックアップ(No.2)

計算による設計 †

https://keisan.casio.jp/exec/user/1223892753

４層基板を想定して、

• パターン幅 0.35 mm
• パターン厚 15 um
• 基板厚み 0.19 mm
• 比誘電率 4.3

としたところ、

• 0.1GHz 50.24Ω
• 1GHz 50.25Ω
• 2GHz 50.27Ω
• 5GHz 50.35Ω
• 10GHz 50.55Ω
• 20GHz 51.08Ω
• 50GHz 53.06Ω

を得た。

本家の MSL.ofd †

http://emoss.starfree.jp/OpenFDTD/index.html

の「 6.8 マイクロストリップ線路」や「7.6 マイクロストリップ線路の特性インピーダンス」に計算例がある。

マイクロストリップ線路に信号を導入するには、 トレースの端をグランドプレーンに太さゼロの完全導体線で落とし、 その中心付近に給電点を設定して導入していた。

また、トレースを系の境界へ接続することで無反射で終端できるようだ。 OpenFDTD の吸収境界条件 PML (L = 8, M = 3, R0 = 1e-8) が使われていた。

「7.6 マイクロストリップ線路の特性インピーダンス」でも議論されていたけれど、 メッシュが粗いと全然精度が出ない。

メッシュを細かくすると時間がかかるだけでなく、入力部分のインダクタンスが悪さをするようだ。

以下これを見る。

サイズを合わせ、メッシュを細かくした †

microstrip-A.ofd

セルサイズを小さくしないと精度が出ず、 かなりの反復回数が必要になった。 最大反復回数と出力間隔を大幅に大きくしてある。

=== cpu time [sec] ===

part-1 : 859.429

part-2 : 0.209

--------------------

total : 859.638

信号入力用の導線の周りでセルを細かく切るとインダクタンスが増加して、高周波領域で大きな影響が出てしまう。そこで導線を太くしたくなるのだが、太い導線の端面を向かい合わせてしまうと今度はキャパシタンスの影響が見えてくる。そこで、図のように薄板を互い違いに配置して、間に給電点（赤線）を入れる形にした。

この図からもわかる通り、電場が集中する「トレースの角」の部分で非常に細かくメッシュを切っている。

これでようやくそこそこの精度が出るようになった。

スミスチャートを見ると、30GHz くらいまではインダクタンス的な応答が見えていて、それ以降は・・・キャパシタンス的な影響なのかな？ 何か違う影響が見えている。

とはいえ、

なので、かなりの精度で計算できている。

断面に沿った電場の分布はこんな感じ。

左はログスケール、右はリニアスケール。特にリニアで表示すると、電場がトレースの角の部分に局在していることが分かる。この部分のメッシュを細かく切らないと入力インピーダンスは低下して見えるようだ。これは実質的に線が太くなっているということなのかもしれない。

信号入力部の電場はこんな感じ。