ISim による Verilog テストベンチ のバックアップ(No.5)

概要 †

ビヘイビャーレベルのテストベンチ記述の際に自分で使っている典型的なイディオムを紹介してみます。

クロック †

周期を直に書いてしまうなら：

LANG:verilog
    reg clk = 0;
    always #5
        clk = !clk;

周期をパラメータにする：

LANG:verilog
    parameter CLK_PERIOD = 10;

    reg clk = 0;
    always #(CLK_PERIOD/2)
        clk = !clk;

可変周期(fast_mode で切り替え):

LANG:verilog
    parameter CLK_PERIOD_SLOW = 100;
    parameter CLK_PERIOD_FAST = 10;

    reg fast_mode = 0; 
    reg clk = 0;
    always begin
        if (fast_mode) #(CLK_PERIOD_FAST/2)
                  else #(CLK_PERIOD_SLOW/2);
        clk = !clk;
    end

逐次処理 †

例えば、

1. rst = 1 で 100 clk
2. rst = 0 にして 10 clk
3. data = 3, start = 1 で 1 clk
4. start = 0 で done == 1 を待つ
5. result == 8 を確認する

というような処理。

論理合成が必要な部分ではステートマシンで書くことになるけれど、 テストベンチではステートマシンを書く必要は無い。

というか、むしろステートマシンで書いてしまうと回路記述と同じくらい バグが入りやすくなってしまってテストベンチを書いている意味がない。 （回路側のコードをコピー＆ペースとして、ちょこちょこっと直して テストベンチにする、とかものすごく意味がないのでダメダメです）

で、どうするかというとなるべくソフト開発っぽく逐次処理で書く。

LANG:verilog(linenumber)
initial begin
    rst = 1;
    repeat(100) @(posedge clk);
    rst = 0;
    repeat(10) @(posedge clk);
    data = 3;
    start = 1;
    @(posedge clk);
    start = 0;
    @(posedge done);
    if (result !== 8)
        $display("result == 8 expected but ", result, " found.");
    $stop;
end

これなら、上記の仕様通りのテストベンチになっているのが一目瞭然です。

これを、

LANG:verilog
integer clk_count = 0;
always @(posedge clk) begin
    clk_count <= clk_count + 1;
    if (clk_count==0) 
        rst = 1;
    if (clk_count==100) 
        rst = 0;
    if (clk_count==110) begin
        data = 3;
        start = 1;
    end
    if (clk_count==111)
        start = 0;
    if (clk_count > 111 && done) begin
        if (result !== 8)
            $display("result == 8 expected but ", result, " found.");
        $stop;
    end
end

などと書くと、仕様通りのテストベンチになっていることを確認するのが 大変ですし、後からタイミングを変更するとか、かなり考えたくないです。

LANG:verilog
if (result !== 8)

LANG:verilog
if (result != 8)

LANG:verilog
    @(posedge done);

LANG:verilog
   while (!done)
       @(posedge clk);

LANG:verilog
   begin: loop
       forever begin
           @(posedge done);       // done が上がるまで待つ
           @(posedge clk);        // clk のエッジまで待って
           if(done) disable loop; // まだ done == 1 ならループを抜ける
       end
   end

LANG:verilog
#100; // repeat(10) @(posedge clk); のつもりで書いてみた

LANG:verilog(linenumber)
task test;
    input [DATA_BITS-1:0] data_input;
    input [RESULT_BITS-1:0] result_expected;
    begin
        repeat(10) @(posedge clk);
        data = data_input;
        start = 1;
        @(posedge clk);
        start = 0;
        @(posedge done);
        if (result !== result_expected)
            $display("result == %d expected but %d found.", result_expected, result);
    end
endtask

initial begin
    rst = 1;
    repeat(100) @(posedge clk);
    rst = 0;

    test(3, 8);
    test(4, 12);
    test(5, 132);
    $stop;
end

LANG:verilog(linenumber)
function [RESULT_BITS-1:0] result_expected;
    input [DATA_BITS-1:0] data_input;
    begin
        ...
        result_expected = ...
    end
endfunction

task test;
    input [DATA_BITS-1:0] data_input;
    begin
        repeat(10) @(posedge clk);
        data = data_input;
        start = 1;
        @(posedge clk);
        start = 0;
        @(posedge done);
        if (result !== result_expected(data_input))
            $display("result == %d expected but %d found.", result_expected, result);
    end
endtask

initial begin
    rst = 1;
    repeat(100) @(posedge clk);
    rst = 0;

    // 0 〜 2**DATA_BITS-1 の乱数を与えてテストする
    repeat (1000)
        test($random & (2**DATA_BITS-1));

    $stop;
end

LANG:verilog
reg [31:0] random_temp = 5;
initial
    repeat(100)
        $display(random_temp, ", ", $random(random_temp), ", ", $random(5));

         5, -2147138048, -2147138048
    345346,   230383387, -2147138048
2377866395,  -547878722, -2147138048
1599604512,  1492801457, -2147138048
3640284321,  1264776086, -2147138048
3412259310,  1450365868, -2147138048
3597848983,  -533888320, -2147138048
1613594860,  1424505769, -2147138048
3571988733,    30899459, -2147138048
2178382746,  -428945716, -2147138048

モックモジュールの task/function を使って疑似オブジェクト指向 †

被テストモジュールの fifo 入力にデータを流し込む時、 fifo_data_provider とかいうモックモジュールをインスタンス化して、 被テストモジュールに繋いで使ったりしますよね。

LANG:verilog(linenumber)
module_being_tested uut (
    ...
    clk,    // fifo とのデータやりとり用クロック
    data,   // fifo からのデータ
    read,   // fifo からの１データ読み出し
    empty,  // fifo からの empty フラグ
    ...
);

fifo_data_provider data_provider (
    clk,
    data,
    read,
    empty
);

initial begin
    repeat (1000) begin
        // ランダムな長さの、ランダムなデータで data_provider を初期化する
        data_provider.setup_random($random & (2^8-1));
        ...
        
        // 実際のテスト処理
        ...
    end
end

で、実際にテストをする際には fifo から与えるデータや、 その他のパラメータを色々変えながらテストを繰り返して、 全ての場合に正しい結果が得られるかを検証したくなります。

で、その度に data_provider の中身をどうやって再設定するか、 というのはちょっとどうしようかと迷うような課題じゃないでしょうか？

こういうときにお勧めなのは、data_provider の task としてデータの初期化や再設定の手順を記述しておき、 テストベンチ本体からそれらを呼び出す形です。

上記コードでは 20 行目がその呼び出しを行っている部分です。

LANG:verilog(linenumber)
/// 被テストモジュールの fifo 入力にデータを流し込むためのモックモジュール
module fifo_data_provider #(
    parameter WIDTH = 8,
    parameter DEPTH_BITS = 10
) (
    input wire clk,
    input wire read,
    output wire [WIDTH-1:0] data,
    output wire last,
    output wire empty
);
    /// ロジックの記述

    parameter DEPTH = 2**DEPTH_BITS;

    reg [WIDTH-1:0] memory[0:DEPTH-1];
    reg [DEPTH_BITS-1:0] memory_p  = 0;
    reg [DEPTH_BITS-1:0] memory_size = 1;
    assign data = memory[memory_p];
    assign last = memory_p == memory_size - 1;
    assign empty = memory_p > memory_size - 1;
    always @(posedge clk)
        if (read) memory_p = memory_p + 1;

    /// 以下は外部からアクセスするための public メンバー

    task initialize;
        // 始めはゼロで初期化する
        setup_zero(DEPTH);
    endtask

    initial
        initialize;

    // ゼロで初期化する
    task setup_zero;
        input [DEPTH_BITS-1:0] size;
        reg [DEPTH_BITS-1:0] p;
        begin
            for(p = 0; p < size; p = p + 1)
                memory[p] = 0;
            memory_p = 0;
            memory_size = size;
        end
    endtask

    // 乱数データで初期化する
    task setup_random;
        input [DEPTH_BITS-1:0] size;
        reg [DEPTH_BITS-1:0] p;
        begin
            for(p = 0; p < size; p = p + 1)
                memory[p] = $random;
            memory_p = 0;
            memory_size = size;
        end
    endtask

    // 連続する数値で初期化する
    task setup_sequential;
        input [DEPTH_BITS-1:0] size;
        reg [DEPTH_BITS-1:0] p;
        begin
            for(p = 0; p < size; p = p + 1)
                memory[p] = p;
            memory_p = 0;
            memory_size = size;
        end
    endtask

    // 特定のデータを設定する
    task set_data;
        input [DEPTH_BITS-1:0] addr;
        input [WIDTH-1:0] data;
        begin
            memory[addr] = data;
        end
    endtask

    // データを読み出す (入出力を比べたいときなどのため)
    function get_data;
        input [DEPTH_BITS-1:0] addr;
        get_data = memory[addr];
    endfunction

    // データサイズを読み出す
    function get_size;
        input dummy;
        get_size = memory_size;
    endfunction

endmodule

このように初期化手順や内部データへのアクセス手順を data_provider 側に持たせることで、 モジュール外部に対して内部の実装を隠蔽できます。

本当なら task や function、その他の reg に private とか public とかのアクセス限定子を付けたいところですが、 古い verilog にはそういう機能はないようなので、 そこは規約で何とかするしかないですね。

LANG:verilog
module udp_packet_provider #(
    parameter WIDTH = 8,
    parameter DEPTH_BITS = 10
) (
    input wire clk,
    input wire read,
    output wire [WIDTH-1:0] data,
    output wire last,
    output wire empty
);

    /// ロジックの記述

    fifo_data_provider #(
        .WIDTH(WIDTH),
        .DEPTH_BITS(DEPTH_BITS),
    ) data_provider (
        clk, read, data, last, empty
    );

    parameter DEPTH = 2**DEPTH_BITS;

    /// 以下は外部からアクセスするための public メンバー

    task initialize;
        data_provider.initialize;
    endtask

    initial
        initialize;

    // ARP パケットデータを準備する
    task setup_arp_packet;
        input [47:0] src_mac_addr;
        ...

    endtask

    /// DHCP パケットデータを準備する
    task setup_dhcp_packet;
        ...

    endtask

    // 特定のデータを設定する
    task set_data;
        input [DEPTH_BITS-1:0] addr;
        input [WIDTH-1:0] data;
        data_provider.set_data(addr, data);
    endtask

    // データを読み出す (入出力を比べたいときなどのため)
    function get_data;
        input [DEPTH_BITS-1:0] addr;
        get_data = data_provider.get_data(addr);
    endfunction

    // データサイズを読み出す
    function get_size;
        input dummy;
        get_size = data_provider.get_size();
    endfunction

endmodule

ERROR:HDLCompiler:182 A function must have at least one input 

LANG:verilog
// dummy に値を渡さなくても大丈夫
if (output_size !== data_provider.get_size())
    $display("Error!");

LANG:verilog
// get_size の () を省略した
// → コンパイルは通るが実行時にエラーになる
if (output_size !== data_provider.get_size)
    $display("Error!");

ERROR: Can not find hierarchical name data_provider.get_size.

LANG:verilog
// 引数なしの task の () は省略できる
initial
    data_provier.initialize;

コメント †