HDL/VivadoでAXIバスを利用 のバックアップ(No.8)

AXI バス †

Xilinx の資料によれば、

AXI は、AMBA (Advanced Microcontroller Bus Architecture) 4 仕様

に基づいて標準化 された IP インターフェイスプロトコルです。

とのことで、例えば Zynq に内蔵された ARM プロセッサと、ユーザーロジックと、の間などが AXI バスで繋がれています。すなわち IP を自作したならば、AXI バスに繋がなければ、 CPU から利用できません。

でも逆に、一旦 IP を AXI バス互換にしてしまえば Vivado 上の GUI を用いて IP 通しを容易に接続できるなど、利点も多いようです。

• http://www.em.avnet.com/en-us/design/trainingandevents/Documents/X-Tech%202012%20Presentations/XTECH_B_AXI4_Technical_Seminar.pdf

AXI バスはマスターとスレーブとを繋ぐ、１対１のバスだそうです。 複数を繋ぐときには Interconnect の IP を間に挟むことになります。

LANG:verilog
assign axis_tvalid = !fifo_empty;
assign fifo_re = axis_tvalid & axis_tready;
assign axis_tdata = fifo_o;

LANG: verilog
assign axis_tready = !fifo_full;
assign fifo_we = axis_tready & axis_tvalid;
assign fifo_i = axis_tdata;

Vivado の IP ひな形生成機構を利用する †

AXI バス自身の細かい仕様は AMBA で定められています。

• AXI4-Full, AXI4-Lite : http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0022e/index.html 細かいところまでは載っていない？
• AXI4-Lite : http://silica.com/wps/wcm/connect/71b10b18-9c9c-44c6-b62d-9a031b8f3df8/SILICA_Xilinx_Designing_a_custom_axi_slave_rev1.pdf?MOD=AJPERES
• AXI4-Stream : http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

いきなり仕様通りの IP を書くのは大変ですが、 手っ取り早く使うために、Vivado を使って IP のひな形を作成できるようです。

以下、まずはその手順を追ってみます。

プロジェクトを作成 †

IP を利用するプロジェクトを作成します。

[Create New Project] を選んで、

testing_axi4_lite という名前にしました。

RTL Project として、

[Create File] から "main.sv" を追加します。

[Add Existing IP]、[Add Constraint] は飛ばして、

Zynq 7020 を選択しました。

[Finish] でプロジェクトが生成されます。

ここではモジュール main にはポートを定義しません。

AXI4 Lite スレーブとなる IP のひな形を作成 †

[Tools]-[Create and Package IP...] を選択

AXI4 ペリフェラル専用の Wizard があると書かれています。

そちらを選択して Next

"test_lite_slave" という名前にしました。

設定・読み出し可能なレジスタを４つ持つ AXI4 Lite Slave IP を作成します。

IP のひな形の他、IP を ARM から使うためのドライバのひな形まで生成してくれます。

AXI4 BFM Simulation はライセンスを別途購入しないと使えません。

[Edit IP] とすることで IP 用のプロジェクトが別途作成されます。 後々使うことになるのでぜひ作成しておくと良いです。

ここで作成したのような IP 用のプロジェクトでは、 [Flow Navigator] の [Project Manager] から [Package IP] を選択することで 右側にいろいろな設定項目が現れます。

IP ソースを変更したり、これらの設定を変更したら、 最後に [Review and Package] を押すと、IP が更新されます。

AXI4 Lite マスターとなる IP のひな形を作成する †

上と同様にして、"test_lite_master" という IP を作成しました。

[Flow Navigator]-[Project Manager] で [IP Catalog] を選ぶと、

２つの IP が追加されていることを確認できます。

GUI を使って配置する †

[Flow Navigator]-[IP Integrator]-[Create Block Design] から、

design_1 という Design を作成します。

[Add IP] から２つの IP を選んで Enter を押すと、

並びが逆な感じですが、２つの IP が配置されました。

S_AXI から M_AXI までマウスカーソルをドラッグすると、 ２つのポートの間を配線できます。

Ctrl+K で aclk, arstn, init を入力ポートとして、 done を出力ポートとして作成し、それぞれ適切に配線します。

ごちゃごちゃしているので、 [Regenerate Layout] したところ、

見やすく配置されました。

"Address block is not mapped" というエラー †

ところが、これで [Validate Design (F6)] したところ、

CRITICAL WARNING: [BD 41-1356] Address block </test_lite_slave_0/S_AXI/S_AXI_reg> 
is not mapped into </test_lite_master_0/M_AXI>. Please use Address Editor to either 
map or exclude it.

というエラーが出てしまいました。

言われたとおり、Address Editor でアドレスを割り当てます。

右クリックから [Assign Address] を呼び、Range を最小の 4k にしました。

Diagram に戻り、 F6 したところ、

うまくいきました。

Verilog ソースとの統合 †

[Flow navigator]-[IP Integrator]-[Generate Block Design] から、

[Out of context per Block Design] を選ぶと、

design_1.v が生成されます。

中身は、

design_1.v

LANGUAGE:verilog
module design_1
   (aclk,
    arstn,
    done,
    init);
  input aclk;
  input arstn;
  output done;
  input init;
...

のように、Ctrl+K で作成した aclk, arstn, init, done などのポートが見えています。

これを main.v でインスタンス化することで利用できます。

シミュレーションしてみる †

[Flow Navigator]-[Project Manager]-[Add Sources] から

[Add or create simulation sources] を選んで、

"design_1_test.sv" を作成します。

中身を次のようにして、クロック、リセット、開始トリガを供給しました。

design_1_test.sv

LANGUAGE:verilog
`timescale 1ns / 1ps

module design_1_test();

  reg aclk = 0;
  reg arstn = 0;
  wire done;
  reg init = 0;

  design_1 uut (.*);

  always #10
    aclk <= !aclk;
  
  initial begin
    repeat(10) @(posedge aclk);
    arstn <= 1;

    repeat(10) @(posedge aclk);
    init <= 1;
    @(posedge aclk);
    init <= 0;

    @(posedge done);
    @(posedge aclk);
    $stop;
  end
endmodule

このファイルをトップレベルに指定して、

[Run Simulation] すると、

正しくシミュレーションできていることが分かります。

連続する書き込みに６クロックかかっているようです。

自動生成される IP の中身 †

AXI4 Lite Master を読む †

シミュレーション時に AXI4 Lite バス経由で IP を操作したいので、 AXI4 Lite Master の動作を理解するためソースをしっかり読んでみようと思います。

LANGUAGE:verilog
if (writes_done) begin
  mst_exec_state <= INIT_READ;
end else
if (~axi_awvalid && ~axi_wvalid && ~M_AXI_BVALID  && 
        ~start_single_write && ~write_issued && 
        ~last_write) begin
  start_single_write <= 1;
  write_issued  <= 1;
end else 
if (axi_bready) begin
  write_issued  <= 0;
end else begin
  start_single_write <= 0;
end

LANGUAGE:verilog
 // axi_awvalid の設定
 // 有効な書き込みアドレスが出力されていることを示す
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1) begin
     axi_awvalid <= 0;
   end else 
   if (start_single_write) begin
     axi_awvalid <= 1;
   end else 
   if (axi_awvalid && M_AXI_AWREADY) begin
     axi_awvalid <= 0;
   end
 end
 
 // 書き込みアドレス
 assign M_AXI_AWADDR   = C_M_TARGET_SLAVE_BASE_ADDR + axi_awaddr;
 
 // axi_awaddr の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0  || init_txn_pulse == 1) begin
     axi_awaddr <= 0;
   end else 
   if (axi_awvalid && M_AXI_AWREADY) begin
     axi_awaddr <= axi_awaddr + 32'h00000004;
   end
 end

LANGUAGE:verilog
 // axi_wvalid の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0  || init_txn_pulse == 1) begin
     axi_wvalid <= 0;
   end else 
   if (start_single_write) begin
     axi_wvalid <= 1;
   end else 
   if (axi_wvalid && M_AXI_WREADY) begin
     axi_wvalid <= 0;
   end
 end
 
 // axi_wdata の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1 ) begin
     axi_wdata <= C_M_START_DATA_VALUE;
   end else
   if (M_AXI_WREADY && axi_wvalid) begin
     axi_wdata <= C_M_START_DATA_VALUE + write_index;
   end
 end

LANGUAGE:verilog
 // axi_bready の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1) begin
     axi_bready <= 0;
   end else 
   if (~axi_bready && M_AXI_BVALID) begin
     axi_bready <= 1;
   end else begin
     axi_bready <= 0;
   end
 end
 
 // Flag write errors
 assign write_resp_error = (axi_bready & M_AXI_BVALID & M_AXI_BRESP[1]);

LANGUAGE:verilog
 // write_index の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1) begin
     write_index <= 0;
   end else 
   if (start_single_write) begin
     write_index <= write_index + 1;
   end
 end
 
 // last_write の設定
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1) begin
     last_write <= 0;
   end else 
   if ((write_index == C_M_TRANSACTIONS_NUM) && M_AXI_AWREADY) begin
     last_write <= 1;
   end
 end
 
 // writes_done の設定
 // 書き込み完了は M_AXI_BVALID && axi_bready で判定する
 always @(posedge M_AXI_ACLK) begin
   if (M_AXI_ARESETN == 0 || init_txn_pulse == 1) begin
     writes_done <= 0;
   end else 
   if (last_write && M_AXI_BVALID && axi_bready) begin
     writes_done <= 1;
   end
 end

シミュレーション用の Master を作成する †

シミュレーション時に AXI4-Lite Slave となる IP と容易にデータをやりとりするために、 合成不可能な、シミュレーション専用の Master を作成しました。

まず、上記と同様の手順で AXI4_Lite_Master_BFM を作成しました。

AXI4_Lite_Master_BFM_v1_0.v の中身をごっそり書き換えて、 task のみを含む形にしてしまいます。

LANG:verilog
`timescale 1 ns / 1 ps

module AXI4_Lite_Master_BFM_v1_0 #(
  parameter integer C_M_AXI_ADDR_WIDTH	= 32,
  parameter integer C_M_AXI_DATA_WIDTH	= 32
) (
  output reg error = 0,

	input wire  m_axi_aclk,
	input wire  m_axi_aresetn,
	output reg [C_M_AXI_ADDR_WIDTH-1 : 0] m_axi_awaddr,
	output wire [2 : 0] m_axi_awprot,
	output reg  m_axi_awvalid = 0,
	input wire  m_axi_awready,
	output reg [C_M_AXI_DATA_WIDTH-1 : 0] m_axi_wdata,
	output wire [C_M_AXI_DATA_WIDTH/8-1 : 0] m_axi_wstrb,
	output reg m_axi_wvalid = 0,
	input wire  m_axi_wready,
	input wire [1 : 0] m_axi_bresp,
	input wire  m_axi_bvalid,
	output reg  m_axi_bready = 0,
	output reg [C_M_AXI_ADDR_WIDTH-1 : 0] m_axi_araddr,
	output wire [2 : 0] m_axi_arprot,
	output reg  m_axi_arvalid = 0,
	input wire  m_axi_arready,
	input wire [C_M_AXI_DATA_WIDTH-1 : 0] m_axi_rdata,
	input wire [1 : 0] m_axi_rresp,
	input wire  m_axi_rvalid,
	output reg  m_axi_rready = 0 
);
	assign m_axi_awprot = 3'b000;
	assign m_axi_wstrb = 4'b1111;
	assign m_axi_arprot = 3'b001;

  task write(
    input [C_M_AXI_ADDR_WIDTH-1:0] addr,
    input [C_M_AXI_DATA_WIDTH-1:0] data
  );
  begin
    m_axi_awvalid = 0;
    m_axi_wvalid = 0;
    m_axi_bready = 0;
    @(posedge m_axi_aclk) #1
    fork
      begin // アドレスを出力し awvalid を立てて awready を待つ
        m_axi_awaddr = addr;
        m_axi_awvalid = 1;
        while(!m_axi_awready) @(posedge m_axi_aclk) #1;
        @(posedge m_axi_aclk) #1;
        m_axi_awvalid = 0;
      end
      begin // データを出力し wvalid を立てて wready を待つ
        m_axi_wdata = data;
        m_axi_wvalid = 1;
        while(!m_axi_wready) @(posedge m_axi_aclk) #1;
        @(posedge m_axi_aclk) #1;
        m_axi_wvalid = 0;
      end
      begin // bvalid が立ったら bready を返しエラーを読む
        while(!m_axi_bvalid) @(posedge m_axi_aclk) #1;
        @(posedge m_axi_aclk) #1; 
        m_axi_bready = 1;
        error = m_axi_bresp[1];
        @(posedge m_axi_aclk) #1; 
        m_axi_bready = 0;
        @(posedge m_axi_aclk) #1; 
      end
    join
  end
  endtask

  task read(
    input [C_M_AXI_ADDR_WIDTH-1:0] addr,
    output [C_M_AXI_DATA_WIDTH-1:0] data
  );
  begin
    m_axi_arvalid = 0;
    m_axi_rready = 0;
    @(posedge m_axi_aclk) #1
    fork
      begin // アドレスを出力し arvalid を立てて arready を待つ
        m_axi_araddr = addr;
        m_axi_arvalid = 1;
        while(!m_axi_arready) @(posedge m_axi_aclk) #1;
        @(posedge m_axi_aclk) #1;
        m_axi_arvalid = 0;
      end
      begin // rvalid が立ったら rready を返しエラーとデータを読む
        while(!m_axi_rvalid) @(posedge m_axi_aclk) #1;
        @(posedge m_axi_aclk) #1; 
        m_axi_rready = 1;
        error = m_axi_rresp[1];
        if(!error)
          data = m_axi_rdata;
        @(posedge m_axi_aclk) #1; 
        m_axi_rready = 0;
        @(posedge m_axi_aclk) #1; 
      end
    join
  end
  endtask

  task verify(
    input [C_M_AXI_ADDR_WIDTH-1:0] addr,
    input [C_M_AXI_DATA_WIDTH-1:0] expected
  );
  reg [C_M_AXI_DATA_WIDTH-1:0] data;
  reg read_error;
  begin
    read(addr, data);
    error = data !== expected;
    if(error) $display("ERROR");
  end
  endtask

endmodule

これを test_lite_slave に繋ぐと、

write や verify のタスクを使って次のようなテストベンチを書くことができます。

LANG:verilog
`timescale 1ns / 1ps

module design_2_test();

  reg aclk = 0;
  reg arstn = 0;
  design_2 uut (.*);

  // detect error
  always @(posedge uut.AXI4_Lite_Master_BFM_0.inst.error)
    $display("AXI4 error @ %t", $time);

  // generate clock
  always #5 aclk <= !aclk;
  
  initial begin
    repeat(10) @(posedge aclk);
    arstn <= 1;
    repeat(10) @(posedge aclk);
    
    uut.AXI4_Lite_Master_BFM_0.inst.write(0, 'h1234);
    uut.AXI4_Lite_Master_BFM_0.inst.verify(0, 'h1234);
    uut.AXI4_Lite_Master_BFM_0.inst.verify(0, 'h1235);  // generates error
    uut.AXI4_Lite_Master_BFM_0.inst.write(0, 'h5678);
    uut.AXI4_Lite_Master_BFM_0.inst.verify(0, 'h5678);
    uut.AXI4_Lite_Master_BFM_0.inst.write(0, 'h0001);
    uut.AXI4_Lite_Master_BFM_0.inst.write(4, 'h0002);
    uut.AXI4_Lite_Master_BFM_0.inst.write(8, 'h0003);
    uut.AXI4_Lite_Master_BFM_0.inst.write(12, 'h0004);
    
    repeat(10) @(posedge aclk);
    $stop;
  end
endmodule

実行結果は次のようになりました。

１回の書き込みに６クロック掛かっており、これは Vivado で自動生成した AXI4 Lite Master IP と同じ動作になっています。

汎用 DIO スレーブを作成する †

AXI4-Lite スレーブ作成の例として、汎用 DIO モジュールを作成してみます。

[Tool]-[Create and Package IP] から [new AXI4 peripheral] で "AXI4_Lite_Slave_DIO" を作り、 AXI4_Lite_Slave_DIO_v1_0_S_AXI.v を次のように変更しました。

まず、module AXI4_Lite_Slave_DIO_v1_0_S_AXI のポート設定に以下を加えます。

LANG:verilog
    // Users to add ports here
    input wire [C_S_AXI_DATA_WIDTH-1:0] idata0,
    input wire [C_S_AXI_DATA_WIDTH-1:0] idata1,
    input wire [C_S_AXI_DATA_WIDTH-1:0] idata2,
    input wire [C_S_AXI_DATA_WIDTH-1:0] idata3,
    output wire [C_S_AXI_DATA_WIDTH-1:0] odata0,
    output wire [C_S_AXI_DATA_WIDTH-1:0] odata1,
    output wire [C_S_AXI_DATA_WIDTH-1:0] odata2,
    output wire [C_S_AXI_DATA_WIDTH-1:0] odata3,
    // User ports ends

そして、

LANG:verilog
    assign odata0 = slv_reg0;
    assign odata1 = slv_reg1;
    assign odata2 = slv_reg2;
    assign odata3 = slv_reg3;

として出力を繋ぎ、

LANG:verilog
    always @(*)
      case (axi_araddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB])
        0: reg_data_out <= idata0;
        1: reg_data_out <= idata1;
        2: reg_data_out <= idata2;
        3: reg_data_out <= idata3;
      endcase

として入力を繋げば完了です。

さらにこれを IP の外に引き出さなければならないので、 module AXI4_Lite_Slave_DIO_v1_0 の方も、ポートに

LANG:verilog
   // Users to add ports here
   input wire [C_S_AXI_DATA_WIDTH-1:0] idata0,
   input wire [C_S_AXI_DATA_WIDTH-1:0] idata1,
   input wire [C_S_AXI_DATA_WIDTH-1:0] idata2,
   input wire [C_S_AXI_DATA_WIDTH-1:0] idata3,
   output wire [C_S_AXI_DATA_WIDTH-1:0] odata0,
   output wire [C_S_AXI_DATA_WIDTH-1:0] odata1,
   output wire [C_S_AXI_DATA_WIDTH-1:0] odata2,
   output wire [C_S_AXI_DATA_WIDTH-1:0] odata3,
   // User ports ends

を加え、

LANG:verilog
   AXI4_Lite_Slave_DIO_v1_0_S_AXI_inst (
        .idata0(idata0),
        .idata1(idata1),
        .idata2(idata2),
        .idata3(idata3),
        .odata0(odata0),
        .odata1(odata1),
        .odata2(odata2),
        .odata3(odata3),

のように繋ぎます。

これで AXI4-Lite 経由で idataX, odataX へアクセスできるようになりました。

LANG:C
#include "xil_types.h"
#include "xstatus.h"

#define AXI4_LITE_SLAVE_DIO_S_AXI_SLV_REG0_OFFSET 0
#define AXI4_LITE_SLAVE_DIO_S_AXI_SLV_REG1_OFFSET 4
#define AXI4_LITE_SLAVE_DIO_S_AXI_SLV_REG2_OFFSET 8
#define AXI4_LITE_SLAVE_DIO_S_AXI_SLV_REG3_OFFSET 12

#define AXI4_LITE_SLAVE_DIO_mWriteReg(BaseAddress, RegOffset, Data) \
  	Xil_Out32((BaseAddress) + (RegOffset), (u32)(Data))

#define AXI4_LITE_SLAVE_DIO_mReadReg(BaseAddress, RegOffset) \
    Xil_In32((BaseAddress) + (RegOffset))

** AXI4-Lite のスレーブを作る †

vivado がはき出すひな形 AXI4-Lite スレーブのひな形があまり分かりやすくなく、 無駄に遅延が入っているようにも思えるので、AXI4-Lite スレーブを位置から作るために タイミングと基本動作をおさらいしたいと思います。

LANG: verilog
always @(posedge aclk)
  if (rst) begin
    arready <= 1;
  end else
  if (arready) begin
    if (arvalid) begin
      rdata <= registers[araddr];
      arready <= 0;
    end
  end else begin
    if (rready) begin
      arready <= 1;
    end
  end
assign rvalid = !arready;

LANG:verilog
      rdata <= register[araddr];

LANG: verilog
always @(posedge aclk)
  if (rst) begin
    arready <= 1;
    rvalid <= 0;
  end else
  if (arready && !rvalid) begin
    if (arvalid) begin
      araddr_buf <= araddr;
      arready <= 0;
    end
  end else 
  if (!arready && !rvalid) begin
    rvalid <= 1;
    rdata <= registers[araddr_buf];
  end else begin
//  if (rready) begin
    if (rready || arready) begin // recovery from erroneous state
      arready <= 1;
      rvalid <= 0;
    end
  end

LANG:verilog
always @(posedge aclk)
  if (wvalid)
    registers[awaddr] <= wdata;
assign awready = wvalid;
assign wready = wvalid;
assign bresp = 0;
assign bvalid = 1;

LANG:verilog
always @(posedge aclk)
  if (awvalid && wvalid)
    registers[awaddr] <= wdata;
assign awready = awvalid && wvalid;
assign wready = awvalid && wvalid;
assign bresp = 0;
assign bvalid = 1;

LANG:verilog
assign awready = awvalid && wvalid;
assign wready = awvalid && wvalid;

LANG:verilog
always @(posedge aclk)
  valid_buf <= !valid_buf && awvalid && wvalid;
  if (valid_buf)
    registers[awaddr] <= wdata;
assign awready = valid_buf;
assign wready = valid_buf;
assign bresp = 0;
assign bvalid = 1;

コメント・質問 †