VivadoのSystemVerilog対応状況(シミュレーション編) のバックアップソース(No.1)
更新[[公開メモ]] #contents * 概要 [#rb5f9766] [[電気回路/HDL/VivadoのSystemVerilog対応状況(合成編)]] につづいてシミュレーション編を * 参考資料 [#wefbba45] Vivado Design Suite User Guide - Logic Simulation [UG900 (v2015.3) September 30, 2015] http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_3/ug900-vivado-logic-simulation.pdf こちらも頻繁に更新され、どんどん機能が追加されています。 * [#p7de40a2]
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