VivadoのSystemVerilog対応状況(合成編) のバックアップ(No.1)

更新


公開メモ

Xilinx の最新開発環境 Vivado における System Verilog 対応状況を調べてみました

System Verilog を学ぶにあたって、とりあえず使える範囲から学ばないと無駄になりそうなので、 という感じです。

"Vivado Design Suite User Guide - Synthesis" UG901 (v2015.2) June 24, 2015 の7章を参考にしています。

Data Type

  • integer_vector_type: bit, logic, or reg
  • integer_atom_type: byte, shortint, int, longint, integer, or time
  • non_integer_type: shortreal, real, or realtime
  • struct
  • enum

Integer Data Types

shortint2-state16-bitsigned
int32-bitsigned
longint64-bitsigned
byte8-bitsigned
bituser defined vector size
logic4-stateuser defined vector size
reguser-defined vector size
integer32-bitsigned
time64-bitunsigned

むむぅ。int と integer が違うとか・・・


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