非同期信号を扱うための危ういVerilogライブラリ の履歴(No.5)

重要な指針†

これまでの考察で、以下の重要な指針を得ました。

1. 非同期信号をそのまま使うな
2. 非同期信号を１段ＦＦに通しただけの信号は後段のつなぎ方に気をつけろ
   • 複数のラッチを繋ぐような使い方はＮＧ
   • １つだけＦＦを繋ぐなら問題ない
   • １つだけＦＦを繋ぐときも遅延が長いとＮＧ
3. 非同期信号を２段ＦＦに通せば十分安定

注意†

上記回路を次のように複数信号に拡張しても良いことはありません。

LANG:verilog
module double_ff #(           // この回路はバグの元
    parameter DATA_BITS = 8
) (
    input clk,
    input [DATA_BITS-1:0] idata,
    output [DATA_BITS-1:0] reg odata
);
    reg [DATA_BITS-1:0] temp;
    always @(clk) begin
        temp <= idata;
        odata <= temp;
    end
endmodule

外部からの信号が最小セットアップ・ホールド時間に違反するタイミングで切り替わると、 個々のビットがそれぞれ異なるタイミングで読まれるため、 全体として意味のある値を読み取ることができないためです。

このように複数の信号線を一括して受け渡すために、次の回路があります。

動作タイミング図†

• req -> req1 -> req2 の２段ＦＦは req2 が確定信号なので、これを元に temp を更新する
• temp 更新と同じタイミングで ack を立てる
• ack -> ack1 -> ack2 の２段ＦＦは ack2 が確定信号なので、これを元に odata を更新する
• odata 更新と同じタイミングで req を下げる
• req -> req1 -> req2 の２段ＦＦは req2 が確定信号なので、これを元に temp を更新する
• temp 更新と同じタイミングで ack を下げる
• ack -> ack1 -> ack2 の２段ＦＦは ack2 が確定信号なので、これを元に odata を更新する
• odata 更新と同じタイミングで req を上げる

の繰り返しです。

iclk の３周期と oclk の３周期を足した程度の頻度に一回、 入力側から出力側へ値が渡されます。

Verilog コード†

インスタンシエーション時にパラメータでバス幅を変えられるので、 いろんな用途に使えると思います。（正しく動けば、ですが・・・）

LANG:verilog
module synchronize #(
    parameter DATA_BITS = 8
) (
    input rst,
    input iclk,
    (* TIG="TRUE" *) input [DATA_BITS-1:0] idata,
    input oclk,
    output reg [DATA_BITS-1:0] odata
);
    (* TIG="TRUE" *) reg [DATA_BITS-1:0] temp;

    reg req;
    reg ack;

    wire oclk_ack;
    double_ff ack_ff ( .idata(ack), .oclk(oclk), .odata(oclk_ack) );
    
    always @(posedge oclk)
        if (rst) begin
            req <= 1;
        end else begin
            if ( req == oclk_ack ) begin
                req <= !req;
                odata <= temp;  // interclock signal "temp"
            end
        end
        
    wire iclk_req;
    double_ff req_ff ( .idata(req), .oclk(iclk), .odata(iclk_req) );
    
    always @(posedge iclk)
        if (rst) begin
            ack <= 0;
        end else begin 
            if ( ack != iclk_req ) begin
                ack <= !ack;
                temp <= idata;
            end
        end
        
endmodule

これも、idata -> temp のパスに TIG を付けたいのですが、 Verilog コードに制約を埋め込む方法が分からなかったので、 idata に TIG を付けています。 このモジュールの外の回路に影響を与えてしまう可能性があるので 改善策を模索中です。

動作タイミング図†

やりたいことの単純さから考えると、あまりに重たい動作になってます。

もっと手軽な方法がありそうな予感・・・

Verilog コード†

LANG:verilog
module interclock_trig(
    input iclk,
    input itrig,
    input oclk,
    output otrig
);
    (* HBLKNM="sync_reg" *) reg itrig_ex;
    (* TIG="TRUE" *) wire itrig_ex2;
    double_ff req_ff ( .idata(itrig_ex), .oclk(oclk), .odata(itrig_ex2) );
    
    (* HBLKNM="sync_reg", ASYNC_REG="TRUE" *) reg itrig_ex3;
    always @(posedge iclk)
        itrig_ex3 <= itrig_ex2;

    always @(posedge iclk)
        if (itrig)
            itrig_ex <= 1;
        else
        if(itrig_ex3)
            itrig_ex <= 0;

    reg otrig1, otrig2;
    always @(posedge oclk) begin
        otrig1 <= itrig_ex2;
        otrig2 <= itrig_ex2 & !otrig1;
    end
    assign otrig = otrig2;

endmodule

itrig_ex2 -> itrig_ex3 -> itrig_ex も２段ＦＦの役割を果たしているので、 制約を加えて itrig_ex3 と itrig_ex とが近くに配置されるようにしています。

A -> B -> C の２段ＦＦでは、A に TIG、B と C とに配置制約、 と覚えてしまうのが良さそうですね。

動作タイミング図†

のようにして、制御側への busy 信号は busy0 と busy5 との論理和で与えれば・・・

と、始めは考えたのですが、interclock_trig を２個使っちゃえば楽ですね。

Verilog コード†

ということで、start 信号の伝達と、done 信号の伝達とに、 それぞれ interclock_trig を使えばいいのでコードは無しです。

Verilog コード†

カウンタ比較をバイナリで行っているので、almost full や almost empty なども簡単に追加できます。

full / empty の出力はＦＦから直なので遅延が小さくなっています。
代わりに we や re へのセットアップ時間が多少きつめかもしれません。

NLANG:verilog
module async_fifo #(
    parameter DATA_BITS = 8,
    parameter DEPTH_BITS = 11
) (
    input rst,
    input iclk,
    input [DATA_BITS-1:0] idata,
    input we,
    output reg full,
    input oclk,
    output reg [DATA_BITS-1:0] odata,
    input re,
    output reg empty
);

    // バイナリコード・グレイコードの相互変換

    function [DEPTH_BITS:0] binary2gray;
        input [DEPTH_BITS:0] binary;
        binary2gray = 
            { binary[DEPTH_BITS], binary[DEPTH_BITS-1:0] ^ binary[DEPTH_BITS:1] };
    endfunction

    function [DEPTH_BITS:0] gray2binary;
        input [DEPTH_BITS:0] gray;
        reg [DEPTH_BITS:0] temp, result;
        begin
            temp = gray;
            result = gray;
            while (|temp) begin
                temp = temp >> 1;
                result = result ^ temp;
            end
            gray2binary = result;
        end
    endfunction

    // メモリ

    reg [DATA_BITS-1:0] mem [0:2**DEPTH_BITS-1];
    
    // ポインタ変数
    
    // 深さを 2**DEPTH_BITS-1 ではなく 2**DEPTH_BITS とするために
    // 最上位ビットをフラグとして使っている。
    
    // epmty : rp == wp
    // full  : rp == wp ^ ( 1 << DEPTH_BITS )
    
    reg [DEPTH_BITS:0] rp0; // 現在値
    reg [DEPTH_BITS:0] rp1; // +1
    reg [DEPTH_BITS:0] rpg; // グレイコード
        
    reg [DEPTH_BITS:0] wp0; // 現在値
    reg [DEPTH_BITS:0] wp1; // +1
    reg [DEPTH_BITS:0] wpg; // グレイコード
    
    // ビット幅を指定した 0 と 1
    
    wire [DEPTH_BITS:0] zero = {DEPTH_BITS{1'b0}};
    wire [DEPTH_BITS:0] one  = { {DEPTH_BITS-1{1'b0}}, 1'b1 };
    
    // メモリの読み書き
    // full / empty のチェックは外部回路で行う
    
    always @(posedge iclk)
        if (!rst & we)
            mem[wp0[DEPTH_BITS-1:0]] <= idata;

    always @(posedge oclk)
        odata <= mem[re ? rp1[DEPTH_BITS-1:0] : rp0[DEPTH_BITS-1:0]];

    // カウンタ操作

    always @(posedge iclk)
        if (rst) begin
            wp0 <= zero;
            wp1 <= one;
            wpg <= binary2gray(zero);
        end else 
        if (we) begin
            wp0 <= wp1;
            wp1 <= wp1 + one;
            wpg <= binary2gray(wp1);
        end

    always @(posedge oclk)
        if (rst) begin
            rp0 <= zero;
            rp1 <= one;
            rpg <= binary2gray(zero);
        end else 
        if (re) begin
            rp0 <= rp1;
            rp1 <= rp1 + one;
            rpg <= binary2gray(rp1);
        end
        
    // ２段ＦＦによるポインタの受け渡し
    // 各ＦＦに配置制約を付けるためビット毎に操作している

    wire [DEPTH_BITS:0] iclk_rpg;
    genvar rpg_i;
    generate
        for (rpg_i=0; rpg_i<=DEPTH_BITS; rpg_i=rpg_i+1) begin: rpg_for
            double_ff rpg_ff( .idata(rpg[rpg_i]), .oclk(iclk), .odata(iclk_rpg[rpg_i]) );
        end
    endgenerate
    
    wire [DEPTH_BITS:0] oclk_wpg;
    genvar wpg_i;
    generate
        for (wpg_i=0; wpg_i<=DEPTH_BITS; wpg_i=wpg_i+1) begin: wpg_for
            double_ff wpg_ff( .idata(wpg[wpg_i]), .oclk(oclk), .odata(oclk_wpg[wpg_i]) );
        end
    endgenerate
    
    // グレイコードをバイナリコードに変換
    
    reg [DEPTH_BITS:0] iclk_rp0;
    always @(posedge iclk)
        iclk_rp0 <= gray2binary(iclk_rpg);

    reg [DEPTH_BITS:0] oclk_wp0;
    always @(posedge oclk)
        oclk_wp0 <= gray2binary(oclk_wpg);

    // 次クロックのための full / empty 信号を計算

    wire [DEPTH_BITS:0] mask = ( one << DEPTH_BITS );
    
    always @(posedge iclk)
        if (rst)
            full <= 1'b0;
        else
        if (we)
            full  <= ( ( iclk_rp0 ^ mask ) == wp1 );
        else
            full  <= ( ( iclk_rp0 ^ mask ) == wp0 );
            
    always @(posedge oclk)
        if (rst)
            empty <= 1'b1;
        else
        if (re)
            empty <= ( rp1 == oclk_wp0 );
        else
            empty <= ( rp0 == oclk_wp0 );

endmodule