Spartan3A DSP のリソース覚え書き の履歴(No.1)
更新概要†
Spartan 3A DSP について、Users' Guid および FPGA Editor で確認した事項をメモするつもりです。
Block RAM†
Block RAM は CLB ４つ分の高さがあって、
| CLB3 | Block RAM |
| CLB2 | ^ |
| CLB1 | ^ |
| CLB0 | ^ |
のようになっているのだが、Block RAM からの出力線は
| CLB3 | DINA[15:12], DINA[31:28] | Block RAM |
| ^ | DOB[15:12], DOB[31:28] | Block RAM |
| ^ | ADDRA[13:12] | ^ |
| ^ | ADDRB[13:12] | ^ |
| CLB2 | DINA[11:8], DINA[27:24] | ^ |
| ^ | DOB[11:8], DOB[27:24] | ^ |
| ^ | ADDRA[11:8] | ^ |
| ^ | ADDRB[11:8] | ^ |
| CLB1 | DINA[7:4], DINA[23:20] | ^ |
| ^ | DOB[7:4], DOB[23:20] | ^ |
| ^ | ADDRA[7:4] | ^ |
| ^ | ADDRB[7:4] | ^ |
| CLB0 | DINA[3:0], DINA[19:16] | ^ |
| ^ | DOB[3:0], DOB[19:16] | ^ |
| ^ | ADDRA[3:0] | ^ |
| ^ | ADDRB[3:0] | ^ |
のように繋がっている。
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