VivadoのSystemVerilog対応状況(合成編) の履歴(No.1)
更新Xilinx の最新開発環境 Vivado における System Verilog 対応状況を調べてみました†
System Verilog を学ぶにあたって、とりあえず使える範囲から学ばないと無駄になりそうなので、 という感じです。
"Vivado Design Suite User Guide - Synthesis" UG901 (v2015.2) June 24, 2015 の7章を参考にしています。
Data Type†
- integer_vector_type: bit, logic, or reg
- integer_atom_type: byte, shortint, int, longint, integer, or time
- non_integer_type: shortreal, real, or realtime
- struct
- enum
Integer Data Types†
shortint | 2-state | 16-bit | signed |
int | 32-bit | signed | |
longint | 64-bit | signed | |
byte | 8-bit | signed | |
bit | user defined vector size | ||
logic | 4-state | user defined vector size | |
reg | user-defined vector size | ||
integer | 32-bit | signed | |
time | 64-bit | unsigned |
むむぅ。int と integer が違うとか・・・
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