SystemC によるテストベンチ の履歴(No.2)

verilog モジュールにパラメータを指定する†

パラメータを含む verilog モジュールを verilator + SystemC で検証するのは難しそう？

http://www.veripool.org/boards/2/topics/show/276-Verilator-Efficient-Usage-of-Verilog-Parameters

この記事の 2010-04-14 の時点では、

• parameter を verilator から設定する方法は無い
• 今後も実装する気はない

との回答でした。

これは結構困ったことで、parameter を含む verilog モジュールをテストするには、 ラッパーとなる verilog モジュールをテストしたいパラメータの数だけ作り、 それらを verilate して SystemC とリンクすることになるのだと思います。